Silicon Labs推出PCIExpress(PCIe)Gen1/2/3扇出緩沖器
Silicon Labs今天宣布推出PCIExpress(PCIe)Gen1/2/3扇出緩沖器，此產(chǎn)品為包括服務(wù)器、存儲器和交換機(jī)在內(nèi)的數(shù)據(jù)中心應(yīng)用而設(shè)計。針對當(dāng)今領(lǐng)先的x86主板和服務(wù)器系統(tǒng)，新型的Si5310x/11x/019 PCIe緩沖器是業(yè)內(nèi)最高能效的扇出緩沖器，有效擴(kuò)展了Silicon Labs不斷壯大的PCIe計時產(chǎn)品線。憑借靈活的輸出數(shù)量選項，新型的PCIe緩沖器能夠完整滿足98%的基于x86的服務(wù)器/存儲器主板設(shè)計需求。
多年以來，數(shù)據(jù)中心設(shè)備制造商不得不在有限的供應(yīng)商中選擇通過主要x86CPU和芯片組供應(yīng)商認(rèn)證的PCIeGen3緩沖器。這些傳統(tǒng)的PCIe緩沖器通�；谑趾碾姷暮懔鬏敵黾夹g(shù)，每個輸出至少需要4個片外終端電阻器以及一個參考電阻器，增加了物料清單(BOM)成本。隨著能耗和散熱成本逐漸成為數(shù)據(jù)中心設(shè)計的關(guān)鍵所在，開發(fā)人員越來越傾向于尋求那些既能提供最大能源效率，又符合嚴(yán)格的x86主板規(guī)格的計時產(chǎn)品。SiliconLabs的Si5310x/11x/019系列產(chǎn)品能夠為設(shè)備制造商提供低功耗、標(biāo)準(zhǔn)兼容的PCIe緩沖器產(chǎn)品，這些產(chǎn)品不僅通過了主要x86 CPU和芯片組供應(yīng)商的認(rèn)證，而且也獲得強(qiáng)大的技術(shù)支持。
超過90%以上的現(xiàn)有主板設(shè)計依舊采用基于恒流輸出技術(shù)的PCIe緩沖器。為了滿足這些現(xiàn)有市場的需求，SiliconLabs新型Si53019PCIe恒流緩沖器提供了一個完全認(rèn)證的直接替換兼容解決方案，并且與傳統(tǒng)解決方案相比，能耗減少30%。
為了進(jìn)一步降低功耗，SiliconLabs的Si5310x和Si5311x器件使用創(chuàng)新的推挽輸出架構(gòu)，可提供業(yè)界最低能耗的PCIe緩沖器系列產(chǎn)品。這些器件比恒流緩沖器減少60%的功耗，同時減少每路輸出所需的片外電阻器，顯著的減少了片外器件數(shù)量，簡化了印刷電路板(PCB)的設(shè)計。例如，通過使用SiliconLabs的19路輸出的Si53119推挽緩沖器代替?zhèn)鹘y(tǒng)的恒流器件，開發(fā)人員能夠節(jié)省將近1W的能耗，并且減少了39個片外器件。
針對采用新型基于ARM勻漀C的超大規(guī)模服務(wù)器和存儲市場的系統(tǒng)設(shè)計，SiliconLabs的Si5310x和Si5311x推挽輸出芯片也是最佳的PCIe計時解決方案。與基于x86的設(shè)計相似，應(yīng)用于服務(wù)器和存儲設(shè)備的基于ARM的SoC平臺，使用PCIe作為主要的系統(tǒng)數(shù)據(jù)總線和互連方式。隨著系統(tǒng)級能效逐漸成為超大規(guī)模架構(gòu)的關(guān)鍵所在，采用推挽輸出的新型Si5310x和Si5311x器件便成為了服務(wù)器和存儲平臺設(shè)計的理想選擇(無論其采用何種CPU架構(gòu))。
除了考慮能耗之外，數(shù)據(jù)中心設(shè)備的制造商也面臨著保持信號完整性的挑戰(zhàn)，因為通常需要在長達(dá)60英寸的電路板之間傳輸時鐘信號。在如此長的距離中，PCIe時鐘的上升和下降時間將延長并變慢，這也導(dǎo)致抖動性能降低，系統(tǒng)丟包率升高。SiliconLabs的PCIeGen3緩沖器設(shè)計旨在能夠提供長距離時鐘信號傳輸，同時保持兼容標(biāo)準(zhǔn)的PCIe上升和下降時間規(guī)格，從而防止抖動增加和丟包率上升。
SiliconLabs的新型PCIe緩沖器系列產(chǎn)品支持6、8、12、15、19路輸出，同時具有恒流和推挽輸出緩沖器，這使得開發(fā)人員能夠為每個應(yīng)用定制最佳的計時解決方案。SiliconLabs的芯片與傳統(tǒng)PCIe緩沖器引腳和功能兼容，憑借增強(qiáng)能源效率、信號完整性和抖動性能，可提供給開發(fā)人員最優(yōu)秀的可選方案。
多年以來，數(shù)據(jù)中心設(shè)備制造商不得不在有限的供應(yīng)商中選擇通過主要x86CPU和芯片組供應(yīng)商認(rèn)證的PCIeGen3緩沖器。這些傳統(tǒng)的PCIe緩沖器通�；谑趾碾姷暮懔鬏敵黾夹g(shù)，每個輸出至少需要4個片外終端電阻器以及一個參考電阻器，增加了物料清單(BOM)成本。隨著能耗和散熱成本逐漸成為數(shù)據(jù)中心設(shè)計的關(guān)鍵所在，開發(fā)人員越來越傾向于尋求那些既能提供最大能源效率，又符合嚴(yán)格的x86主板規(guī)格的計時產(chǎn)品。SiliconLabs的Si5310x/11x/019系列產(chǎn)品能夠為設(shè)備制造商提供低功耗、標(biāo)準(zhǔn)兼容的PCIe緩沖器產(chǎn)品，這些產(chǎn)品不僅通過了主要x86 CPU和芯片組供應(yīng)商的認(rèn)證，而且也獲得強(qiáng)大的技術(shù)支持。
超過90%以上的現(xiàn)有主板設(shè)計依舊采用基于恒流輸出技術(shù)的PCIe緩沖器。為了滿足這些現(xiàn)有市場的需求，SiliconLabs新型Si53019PCIe恒流緩沖器提供了一個完全認(rèn)證的直接替換兼容解決方案，并且與傳統(tǒng)解決方案相比，能耗減少30%。
為了進(jìn)一步降低功耗，SiliconLabs的Si5310x和Si5311x器件使用創(chuàng)新的推挽輸出架構(gòu)，可提供業(yè)界最低能耗的PCIe緩沖器系列產(chǎn)品。這些器件比恒流緩沖器減少60%的功耗，同時減少每路輸出所需的片外電阻器，顯著的減少了片外器件數(shù)量，簡化了印刷電路板(PCB)的設(shè)計。例如，通過使用SiliconLabs的19路輸出的Si53119推挽緩沖器代替?zhèn)鹘y(tǒng)的恒流器件，開發(fā)人員能夠節(jié)省將近1W的能耗，并且減少了39個片外器件。
針對采用新型基于ARM勻漀C的超大規(guī)模服務(wù)器和存儲市場的系統(tǒng)設(shè)計，SiliconLabs的Si5310x和Si5311x推挽輸出芯片也是最佳的PCIe計時解決方案。與基于x86的設(shè)計相似，應(yīng)用于服務(wù)器和存儲設(shè)備的基于ARM的SoC平臺，使用PCIe作為主要的系統(tǒng)數(shù)據(jù)總線和互連方式。隨著系統(tǒng)級能效逐漸成為超大規(guī)模架構(gòu)的關(guān)鍵所在，采用推挽輸出的新型Si5310x和Si5311x器件便成為了服務(wù)器和存儲平臺設(shè)計的理想選擇(無論其采用何種CPU架構(gòu))。
除了考慮能耗之外，數(shù)據(jù)中心設(shè)備的制造商也面臨著保持信號完整性的挑戰(zhàn)，因為通常需要在長達(dá)60英寸的電路板之間傳輸時鐘信號。在如此長的距離中，PCIe時鐘的上升和下降時間將延長并變慢，這也導(dǎo)致抖動性能降低，系統(tǒng)丟包率升高。SiliconLabs的PCIeGen3緩沖器設(shè)計旨在能夠提供長距離時鐘信號傳輸，同時保持兼容標(biāo)準(zhǔn)的PCIe上升和下降時間規(guī)格，從而防止抖動增加和丟包率上升。
SiliconLabs的新型PCIe緩沖器系列產(chǎn)品支持6、8、12、15、19路輸出，同時具有恒流和推挽輸出緩沖器，這使得開發(fā)人員能夠為每個應(yīng)用定制最佳的計時解決方案。SiliconLabs的芯片與傳統(tǒng)PCIe緩沖器引腳和功能兼容，憑借增強(qiáng)能源效率、信號完整性和抖動性能，可提供給開發(fā)人員最優(yōu)秀的可選方案。
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更多IC電子元器件制造商行業(yè)動態(tài)（2024年12月24日更新）
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